GREINER Alain

أستـاذ
وحـدة : ALSOC
تاريـخ المـغادرة : 31/08/2020
https://lip6.fr/Alain.Greiner

تاريـخ المـغادرة : 31/08/2020

64 دكـتور 1994 - 2017

2017
- DEVIGNE Clément : Execution sécurisée d'applications sur plate-forme many-cores .
2016
- KARAOUI Mohamed : Système de fichiers scalable pour architectures manycores à faible empreinte énergétique .
- LIU Hao : Protocoles scalables de cohérence des caches pour processeurs manycore à espace d'adressage partagé visant la basse consommation .
2015
- FUGUET TORTOLERO Cesar : Introduction de mécanismes de tolérance aux pannes franches dans les architectures de processeur many-core à mémoire partagée cohérente .
2014
- ZINE EL ABIDINE Khouloud : Méthode de prototypage virtuel permettant l’évaluation précoce de la consommation énergétique dans les systèmes intégrés sur puce .
- ALMALESS Ghassan : Conception d'un système d'exploitation pour une architecture many-cores à mémoire partagée cohérente de type cc-NUMA .
2013
- GIOJA Hermann : Techniques de modélisation transactionnelle en temps distribué avec synchronisation relâchée pour la simulation parallèle d'architectures many-core .
- VIEIRA DE MELLO Aline : Architectures de micro-réseaux intégrés sur puce dans le systhèmes multi-processeurs massivement parallèles .
- GUTHMULLER Eric : Architecture adaptative de mémoire cache exploitant les techniques d'empilement tridimensionnel dans le contexte des multiprocesseurs intégrés sur puce .
2012
- RODRIGUES BELFORT Diomadson : Modulateurs Sigma Delta LC Monobloc d'Ordre Élevé .
- VASILEVSKI Michel : Environnement de conception multi-niveaux unifié appliqué aux systèmes mixtes .
- PLOUVIEZ Geoffrey : Etude, spécification, vérification formelle de mécanismes de virtualisation sécurisés pour architecture many-cores .
2011
- MAIA PESSOA Isaac : Simulation Parallèle de Systèmes Multi-Processeurs Intégrés sur Puce Modélisés en SystemC au Niveau Transactionnel .
- GAO Yang : Contrôleur de cache générique pour une architecture manycores massivement parallèle à mémoire partagée cohérente .
- ZHANG Zhen : Détection des pannes franches et reconfiguration automatique dans un micro-réseau intégré sur puce .
2010
- PORQUET Joël : Architecture de sécurité pour systèmes multiprocesseurs intégrés sur puce .
- BECOULET Alexandre : Conception d'un système d'exploitation supportant nativement les .
2009
- VIAUD Emmanuel : Modélisation SystemC d'architectures multi-processeurs intégrées sur puce .
2008
- BONAN José : Conversion analogique-numerique Basse-Consommation pour Micro-Capteurs .
- ISKANDER Ramy : Synthèse de composants analogiques intégrès VLSI réutilisables .
- MIRO PANADES Ivan : Conception et implantation d'un micro-réseau sur puce avec garantie de service .
- BEILLEAU Nicolas : Convertisseurs Analogique-Numérique Sigma-Delta Passe-Bande RF .
- SHEIBANYRAD Hamed : Implémentation Asynchrone d'un Réseau-sur-Puce Distribué .
2007
- BOURGUET Vincent : Conception d'une bibliothèque de composants analogiques pour la synthèse orientée Layout .
- ALEXANDRE Christophe : CORIOLIS : une plate-forme ouverte pour l'évaluation de flots de conception VLSI fortement intégrés .
- TUNA Matthieu : Auto-test logiciel des systèmes intégrés sur Puce (SoC) .
- FAURE Etienne : Communications matériel/logiciel dans les ystèmes sur puce multi-processeurs orientés télécommunications .
2006
- BEAUDENON Vincent : Diarammes de décision de données pour la vérification de systemes matériels .
- BUCHMANN Richard : Accélaration de la simulation de systèmes sur puce par transformation de modèles au niveau tranfert entre registres en modèles précis au cycle .
- NGUYEN-TUONG Pierre : Définition et implantation d'un langage de conception de composants analogiques réutilisables .
- ANDRIAHANTENAINA Adrijean : Implémentation matérielle d'un micro-réseau SPIN à 32 ports .
2005
- CHARLERY Hervé : Intégration d'un micro-réseau à commutation de paquets dans un système multiprocesseur à mémoire partagée intégré sur puce .
2002
- GLÜCK Olivier : Optimisations de la bibliothèque de communication MPI pour machines parallèles de type grappe de PC sur une primitive d'écriture distante .
- STOICA Alexandru : Étude d'une Architecture de Commutateur ATM Haut Débit avec Respect de la Qualité de Service .
2001
- HOMMAIS Denis : Une méthode d'évaluation et de synthèse des communications dans les systèmes intégrés matériel-logiciel .
- FENYÖ Alexandre : Conception et réalisation d'un noyau de communication bâti sur la primitive d'écriture distante, pour machines parallèles de type "grappe de PCs" .
2000
- DESBARBIEUX Jean-Lou : Conception et réalisation d'un contrôleur réseau programmable pour machine parallèle de type "grappe de PC" .
- GUERRIER Pierre : Un Réseau d'interconnexion pour systèmes intégrés .
1999
- JACOMME Ludovic : Analyse sémantique de descriptions VHDL synchrones en vue de la synthèse .
1998
- GOEURY Alain : Conception d'un routeur intégré possédant un tampon central et un mécanisme d'auto-configuration .
- DIOURY Karim : Analyse temporelle hiérarchique des circuits VLSI à très haute densité d'intégration .
- FLORENT Olivier : Une méthode de test des circuits intégrés, basée sur un découpage structurel peu recouvrant .
- BOUARAOUA Abdelhafid : Mise en Oeuvre, l'Evaluation des Performances et la Vérification de la Validité de Topologies et de Schémas de Routage pour l'Aide à la Conception de Réseaux d'Interconnexion pour Architectures Parall .
- GUIGNET Jean : Abstraction Fonctionnelle des Composants VLSI .
1997
- REMY Pascal : Outils de vérification pour circuits VLSI AsGa MESFET par des méthodes d'abstraction fonctionnelle .
- COUTEAUX Pascal : Étude d'un circuit de sérialisation à 3 Gbits/s en technologie BiCMOS .
- REIBALDI Vincent : Conception et réalisation d'un routeur paquets à hautes performances .
- PIERRE DUPLESSIX Anne : Étude et réalisation d'une liaison série à 1 GBaud indépendante du codage des données .
1996
- BRUNEL Jean-Yves : Synthèse d'architecture de circuits intégrés : Etude de l'ordonnancement au niveau transfert de registres pour prendre en compte les contraintes temporelles imposées par les bibliothèques d'opérateurs .
- HERVIEU Marc : Étude architecturale d'un système de reconnaissance en ligne de caractères manuscrits .
- PRADO Eudes : Algorithmes de synthèse de circuits programmables basés sur des graphes de décision binaire .
- DICTUS Nathalie : Synthèse logique des circuits VLSI : Utilisation d'un compilateur de cellules complexes et optimisation des performances temporelles .
- DESCAMPS Gilles-Eric : Méthode de distribution hiérarchique d'outils de vérification de circuits intégrés VLSI sur un réseau de stations de travail, application à un vérificateur de règles de dessin .
- MAJED Halila : ISL : Etude et réalisation d'un réseau de communication à hautes performances pour machines multiprocesseurs à mémoire distribuée .
- POTTER Frédéric : Conception et réalisation d'un réseau d'interconnexion à faible latence et haut débit pour machines multiprocesseurs .
1995
- ARCHAMBAUD Denis : Conception et réalisation d'un coprocesseur SIMD associatif et systolique micro-programmable .
- LUCAS Luis : Conception et réalisation d'un microprocesseur VLIW : Méthodologie de conception et implantation VLSI .
- WAJSBÜRT Franck : Conception et réalisation d'un microprocesseur VLIW : Architecture Interne .
- SARWARY Chaker : Synthèse d'automates d'états fini pour les circuits intégres VLSI : codage d'états par évaluation du coût après synthèse et synthèse d'automates à pile .
1994
- LAURENTIN Marc : Abstraction et vérification fonctionnelle pour VLSI .
- POUILLEY Vincent : Une boîte à outils logiciel pour le placement et le routage automatique de schémas électriques .
- COMBES Michel : Une génération paramétrable de multiplieur de fréquence utilisant des techniques numériques .
- PÉTROT Frédéric : Outils d'aide au développement de bibliothèques VLSI portables .
- BEN-AMMAR Lotfi : Compilation de chemins de données optimisés pour circuits VLSI .

إصدارات 1997-2021

جميع مـنشـورات في مـجلات خدمة الاتصالات Posters

2021
- P. VIVET, E. Guthmuller, Y. Thonnart, G. Pillonnet, C. Fuguet, I. Miro‑Panades, G. Moritz, J. Durupt, Ch. Bernard, D. Varreau, J. Pontes, S. Thuries, D. Coriat, M. Harrand, D. Dutoit, D. Lattard, L. Arnaud, J. Charbonnier, P. Coudrain, A. Garnier, F. Berger, A. Gueugnot, A. Greiner, Q. Meunier, A. Farcy, A. Arriordaz, S. Chéramy, F. Clermidy : “IntAct: A 96-Core Processor With Six Chiplets 3D-Stacked on an Active Interposer With Distributed Interconnects and Integrated Power Management”, IEEE Journal of Solid-State Circuits, vol. 56 (1), pp. 79-97, (Institute of Electrical and Electronics Engineers) (2021)
2020
- P. VIVET, E. Guthmuller, Y. Thonnart, G. Pillonnet, G. Moritz, I. Miro‑Panades, C. Fuguet, J. Durupt, Ch. Bernard, D. Varreau, J. Pontes, S. Thuries, D. Coriat, M. Harrand, D. Dutoit, D. Lattard, L. Arnaud, J. Charbonnier, P. Coudrain, A. Garnier, F. Berger, A. Gueugnot, A. Greiner, Quentin L. Meunier, A. Farcy, A. Arriordaz, S. Chéramy, F. Clermidy : “A 220GOPS 96-Core Processor with 6 Chiplets 3D-Stacked on an Active Interposer Offering 0.6ns/mm Latency, 3Tb/s/mm 2 Inter-Chiplet Interconnects and 156mW/mm 2 @ 82%-Peak-Efficiency DC-DC Converters”, 2020 IEEE International Solid- State Circuits Conference - (ISSCC), San Francisco, United States, pp. 46-48, (IEEE) (2020)
2018
- E. Guthmuller, C. Fuguet, P. Vivet, C. Bernard, I. Miro‑Panades, J. Durupt, E. Beigne, D. Lattard, S. Cheramy, A. Greiner, Quentin L. Meunier, P. Bazargan Sabet : “A 29 Gops/Watt 3D-Ready 16-Core Computing Fabric with Scalable Cache Coherent Architecture Using Distributed L2 and Adaptive L3 Caches”, ESSCIRC 2018 - IEEE 44^th European Solid State Circuits Conference (ESSCIRC), Dresden, Germany, pp. 318-321, (IEEE) (2018)
2017
- H. Liu, Quentin L. Meunier, A. Greiner : “Decoupling Translation Lookaside Buffer Coherence from Cache Coherence”, IEEE Computer Society Annual Symposium on VLSI (ISVLSI 2017), Bochum, Germany, pp. 92-97, (IEEE) (2017)
2016
- M. Karaoui, P.‑Y. Péneau, Quentin L. Meunier, F. Wajsbürt, A. Greiner : “Exploiting Large Memory using 32-bit Energy-Efficient Manycore Architectures”, 10^th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Lyon, France, pp. 61-68, (IEEE) (2016)
2015
- H. Liu, C. Dévigne, L. Garcia, Quentin L. Meunier, F. Wajsbürt, A. Greiner : “RWT: Suppressing Write-Through Cost When Coherence is Not Needed”, Proceedings of the 2015 IEEE Computer Society Annual Symposium on VLSI, Montpellier, France, pp. 434-439, (IEEE) (2015)
- M. Karaoui, Quentin L. Meunier, F. Wajsbürt, A. Greiner : “GECOS : Mécanisme de synchronisation passant à l’échelle à plusieurs lecteurs et un écrivain pour structures chaînées”, Revue des Sciences et Technologies de l'Information - Série TSI : Technique et Science Informatiques, vol. 34, pp. 53-78, (Lavoisier) (2015)
2014
- C. Fuguet, A. Greiner : “Fault-Tolerance Mechanisms for Permanent Failures in a Coherent Shared-Memory Many-Core Architecture”, Colloque GDR SoC-SiP, Paris, France (2014)
- Zh. Zhang, D. Refauvelet, A. Greiner, M. Benabdenbi, F. Pêcheux : “On-the-Field Test and Configuration Infrastructure for 2-D-Mesh NoCs in Shared-Memory Many-Core Architectures”, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 22 (6), pp. 1364-1376, (IEEE) (2014)
- M. Karaoui, Quentin L. Meunier, F. Wajsbürt, A. Greiner : “Mécanisme de synchronisation scalable à plusieurs lecteurs et un écrivain”, Conférence en Parallélisme, Architecture et Systèmes, ComPAS 2014, Neuchâtel, Switzerland (2014)
2012
- E. Guthmuller, I. Miro‑Panades, A. Greiner : “Adaptive Stackable 3D Cache Architecture for Manycores”, VLSI (ISVLSI), 2012 IEEE Computer Society Annual Symposium on, Amherst, MA, United States, pp. 39-44 (2012)
2011
- Zh. Zhang, D. Refauvelet, A. Greiner, M. Benabdenbi, F. Pêcheux : “Localization of Damaged Resources in NoC Based Shared-Memory MP2SOC, using a Distributed Cooperative Configuration Infrastructure”, The 29^th IEEE VLSI Test Symposium (VTS), Dana Point, California, United States (2011)
- J. Porquet, A. Greiner, Ch. Schwarz : “NoC-MPU: A Secure Architecture for Flexible Co-Hosting on Shared Memory MPSoCs”, DATE Design Automation and Test in Europe Conference Grenoble, France, March 2011, Grenoble, France, pp. 591-594, (IEEE) (2011)
- I. Maïa Pessoa, A. Vieira De Mello, A. Greiner, F. Pêcheux : “Parallel TLM simulation of MPSoC on SMP workstations: Influence of communication locality”, ICM 2010 - 22^nd International Conference on Microelectronics, Cairo, Egypt, pp. 359-362 (2011)
2010
- F. Pêcheux, Kh. Zine el Abidine, A. Greiner : “Early power estimation in heterogeneous designs using Soclib and Systemc-ams”, International Workshop on Power And Timing Modeling Optimization and Simulation, PATMOS, vol. 6448, Lecture Notes in Computer Science, Grenoble, France, pp. 252, (Springer) (2010)
- Zh. Zhang, A. Greiner, M. Benabdenbi : “Fully Distributed Initialization Procedure for a 2D-Mesh NoC, Including Off Line BIST and Partial Deactivation of Faulty Components”, The 16^th IEEE International On-Line Testing Symposium (IOLTS), Corfu, Greece, pp. 194-196 (2010)
- A. Vieira De Mello, I. Maïa Pessoa, A. Greiner, F. Pêcheux : “Parallel Simulation of SystemC TLM 2.0 Compliant MPSoC on SMP Workstations”, DATE 2010 - Design, Automation & Test in Europe Conference & Exhibition, Dresden, Germany, pp. 606-609 (2010)
2009
- J. Porquet, Ch. Schwarz, A. Greiner : “Multi-compartment: A new architecture for secure co-hosting on SoC”, SoC International Symposium on System-on-Chip, Tampere, Finland, pp. 124-127, (IEEE) (2009)
- A. Greiner, E. Faure, N. Pouillon, D. Genius : “A Generic Hardware / Software Communication Middleware for Streaming Applications on Shared Memory Multi Processor Systems-on-Chip”, FDL Forum on Specification & Design Languages, Nice, France, pp. 1-4 (2009)
- N. Pouillon, A. Bécoulet, A. Vieira De Mello, F. Pêcheux, A. Greiner : “A Generic Instruction Set Simulator API for Timed and Untimed Simulation and Debug of MP2-SoCs”, IEEE/IFIP International Symposium on Rapid System Prototyping, 2009. RSP '09., Paris, France, pp. 116-122 (2009)
2008
- D. Genius, N. Pouillon, A. Greiner : “Design Space Explorer : Un Outil de Co-Conception pour Plate-formes Multi-processeurs sur Puce”, CNFM Coordination Nationale pour la Formation en Micro-nanoélectronique, St Malo, France, pp. 33-38 (2008)
- Zh. Zhang, A. Greiner, S. Taktak : “A reconfigurable routing algorithm for a fault-tolerant 2D-Mesh Network-on-Chip”, The 45^th annual Design Automation Conference (DAC), Anaheim, California, United States, pp. 441-446 (2008)
- I. Miro Panades, F. Clermidy, P. VIVET, A. Greiner : “Physical Implementation of the DSPIN Network-on-Chip in the FAUST Architecture”, NoC ACM/IEEE International Symposium on Networks-on-Chip, Newcastle, United Kingdom, pp. 139-148, (IEEE) (2008)
- A. Sheibanyrad, A. Greiner : “Two Efficient Synchronous ⇔ Asynchronous Converters well-suited for Networks-on-Chip in GALS Architectures”, Integration, the VLSI Journal, vol. 41 (1), pp. 17-26, (Elsevier) (2008)
- Zh. Zhang, A. Greiner : “Un Algorithme de Routage Reconfigurable pour la Tolérance aux Fautes dans le micro-réseau DSPIN”, Colloque national GDR SOC-SIP, Paris, France (2008)
- A. Sheibanyrad, A. Greiner, I. Miro‑Panades : “Multisynchronous and Fully Asynchronous NoCs for GALS Architectures”, IEEE Design & Test, vol. 25 (6), pp. 572-580, (IEEE) (2008)
2007
- R. Buchmann, A. Greiner : “A Fully Static Scheduling Approach for Fast Cycle Accurate SystemC Simulation of MPSoCs”, ICM International Conference on Microelectronics, Cairo, Egypt, pp. 105-108, (IEEE) (2007)
- A. Sheibanyrad, A. Greiner : “Hybrid-Timing FIFOs to use on Networks-on-Chip in GALS Architectures”, ESA International Conference on Embedded Systems and Applications, Las Vegas, Nevada, United States, pp. 27-33, (CSREA Press) (2007)
- I. Miro‑Panades, A. Greiner : “Bi-Synchronous FIFO for Synchronous Circuit Communication Well Suited for Network-on-Chip in GALS Architectures”, NoC ACM/IEEE International Symposium on Networks-on-Chip, Princeton, NJ, United States, pp. 83-94, (IEEE), (ISBN: 0-7695-2773-6) (2007)
- M. Tuna, M. Benabdenbi, A. Greiner : “At-Speed Testing of Core-Based System-On-Chip Using an Embedded Micro-Tester”, VTS IEEE VLSI Test Symposium, Berkeley, California, United States, pp. 447-454, (IEEE) (2007)
- A. Sheibanyrad, I. Miro Panades, A. Greiner : “Systematic Comparison between the Asynchronous and the Multi-Synchronous Implementations of a Network on Chip Architecture”, DATE Design Automation and Test in Europe Conference 2007, Nice, France, pp. 1090-1095, (IEEE) (2007)
2006
- D. Galayko, R. Iskander, M.‑M. Louërat, A. Greiner : “Réutilisation et migration d’amplificateurs avec CAIRO+”, JP CNFM Journées pédagogiques du CNFM, Saint Malo, France, pp. 35-39 (2006)
- I. Miro Panades, A. Greiner, A. Sheibanyrad : “A Low Cost Network-on-Chip with Guaranteed Service Well Suited to the GALS Approach”, NanoNet International Conference on Nano-Networks, Lausanne, Switzerland, pp. 1-5, (IEEE) (2006)
- A. Sheibanyrad, A. Greiner : “Two Efficient Synchronous ⇔ Asynchronous Converters Well-Suited for Network on Chip in GALS Architectures”, International Workshop on Power And Timing Modeling Optimization and Simulation, vol. 4148, Lecture Notes in Computer Science, Montpellier, France, pp. 192-202, (Springer) (2006)
- A. Greiner, F. Pétrot, M. Carrier, M. Benabdenbi, R. Chotin‑Avot, R. Labayrade : “MP-SoC Architecture for an Obstacle Detection Application in Pre-Crash Situation”, 2^nd International Workshop on Reconfigurable Communication-centric Systems-on-Chip (ReCoSoC'06), Montpellier, France, pp. 24-30, (Université Montpellier II) (2006)
- E. Faure, A. Greiner, D. Genius : “A generic hardware/software communication mechanism for Multi-Processor System on Chip, Targeting Telecommunication Applications”, ReCoSoC Reconfigurable Communication-centric SoCs, Montpellier, France, pp. 237-242 (2006)
- M. Tuna, M. Benabdenbi, A. Greiner : “T-Proc: An Embedded IEEE1500-Wrapped Cores Tester”, PRIME IEEE Conference on Ph.D. Research in MicroElectronics and Electronics, Otranto, Italy, pp. 493-496, (IEEE) (2006)
- M. Carrier, A. Greiner : “Détection d’obstacles en contexte routier par stéréo vision sur un système intégré sur puce”, JNRDM Journées Nationales du Réseau Doctoral en Microélectronique, Rennes, France, pp. 243-245 (2006)
- I. Miro Panades, A. Greiner, A. Sheibanyrad : “Micro-réseau sur puce compatible avec l’approche GALS”, Journées Nationales du Réseau Doctoral de Micro-électronique, Rennes, France, pp. 1-5 (2006)
- M. Tuna, M. Benabdenbi, A. Greiner : “STESOC: A Software-Based Test-Access-Mechanism Controller”, ETS IEEE European Test Symposium, Southampton, United Kingdom, pp. 91-96 (2006)
- E. Viaud, F. Pêcheux, A. Greiner : “An Efficient TLM/T Modeling and Simulation Environment Based on Conservative Parallel Discrete Event Principles”, DATE Design Automation and Test in Europe Conference, Munich, Germany, pp. 94-99, (IEEE) (2006)
- R. Iskander, P. Nguyen‑Tuong, L. De Lamarre, V. Bourguet, M.‑M. Louërat, A. Greiner : “Automated Hierarchical Knowledge-Based Synthesis for Analog Cells using CAIRO+”, Design Automation and Test in Europe Conference (DATE'2006), Munich, Germany (2006)
- R. Buchmann, A. Greiner : “Automatic Translation of SystemC Simulation Model From VHDL RTL Model : a Semantic Approach”, DATE Design Automation and Test in Europe Conference, Munich, Germany (2006)
- F. Pétrot, A. Greiner, P. Gomez : “On cache coherency and memory consistency issues in NoC based shared memory multiprocessor SoC architectures”, 9^th EUROMICRO Conference on Digital System Design (DSD'06), Dubrovnik, Croatia, pp. 53-60, (IEEE Computer Society) (2006)
- A. Greiner, F. Pétrot, M. Carrier, M. Benabdenbi, R. Chotin‑Avot, R. Labayrade : “Mapping an obstacles detection, stereo vision-based, software application on a multi-processor system-on-chip”, IV 2006 - IEEE Intelligent Vehicles Symposium, Tokyo, Japan, pp. 370-376, (IEEE) (2006)
2005
- M. Tuna, M. Benabdenbi, A. Greiner : “STESI: a new software-based strategy for testing socs containing wrapped IP cores”, MIXDES 2005 - 12^th International conference on Mixed Design of Integrated Circuits and Systems, Krakow, Poland, pp. 459-464 (2005)
- M. Tuna, M. Benabdenbi, A. Greiner : “STESI: Testing wrapped IP cores using a dedicated Test Processor”, I-IP IEEE International Workshop on Infrastructure IP, Palm Springs, California, United States, pp. 60-66 (2005)
- R. Buchmann, A. Greiner : “Fast Functional SystemC Simulator using Static Scheduling”, DATE 2005 - Design Automation and Test in Europe Conference, München, Germany (2005)
2004
- P. Nguyen‑Tuong, M.‑M. Rosset‑Louërat, A. Greiner : “Guidelines for Designing Smart and Reusable Analog IP Cores”, Sophia Antipolis MicroElectronics Forum (SAME), Sophia Antipolis, France, pp. 1-6 (2004)
- P. Nguyen‑Tuong, V. Bourguet, L. De Lamarre, M.‑M. Rosset‑Louërat, A. Greiner : “A Language to Design Generators of Analog Functions”, FDL 2004 - Forum on Specification & Design Languages, Lille, France, pp. 30-31 (2004)
- R. Buchmann, A. Greiner, F. Pétrot : “Fast Cycle Accurate Simulation To Simulate Event-Driven Behavior”, ICEEC 2004 - International Conference on Electrical Electronic and Computer Engineering, Cairo, Egypt, pp. 37-40, (IEEE) (2004)
- P. Nguyen‑Tuong, M.‑M. Rosset‑Louërat, A. Greiner : “Managing the Shape Function of Analog Devices in a Slicing Tree Floorplan”, Mixed Design of Integrated Circuits and Systems (MIXDES), Szczecin, Poland, pp. 226-229 (2004)
- H. Charlery, A. Greiner, E. Encrenaz, L. Mortiez, A. Andriahantenaina : “Using VCI in a on-chip system around SPIN network”, MIXDES Mixed Design of Integrated Circuits and Systems, Szczecin, Poland, pp. 571-576 (2004)
- M. Benabdenbi, A. Greiner, F. Pêcheux, E. Viaud, M. Tuna : “STEPS: experimenting a new software-based strategy for testing SoCs containing P1500-compliant IP cores”, DATE 2004 - Design Automation and Test in Europe Conference, Paris, France, pp. 712-713, (IEEE) (2004)
2003
- H. Charlery, E. Encrenaz, A. Greiner, A. Andriahantenaina, L. Mortiez : “SPIN, un micro-réseau d’interconnexion à commutation de paquets respectant la norme VCI. Concepts généraux et validation.”, Symposium en Architecture et Adequation Algorithme Architecture (SympAAA 2003), La Colle sur Loup, France, pp. 337-344 (2003)
- A. Andriahantenaina, A. Greiner : “Micro-network for SoC: Implementation of a 32-port SPIN network”, Design Automation and Test in Europe Conference (DATE'2003), Munich, Germany, pp. 1128-1129, (IEEE) (2003)
- A. Andriahantenaina, H. Charlery, A. Greiner, L. Mortiez, C. Zeferino : “SPIN: a Scalable, Packet Switched, On-Chip Micro-network”, Design Automation and Test in Europe Conference (DATE'2003) Embedded Software Forum, Munich, Germany, pp. 70-73, (IEEE) (2003)
2002
- O. Glück, J.‑L. Lamotte, A. Greiner : “The influence of system calls and interrupts on the performance of a PC cluster using a remote DMA communication primitive”, Third International Conference on Parallel and Distributed Computing Applications and Technologies (PDCAT'2002), Kanazawa, Japan, pp. 414-421 (2002)
- V. Bourguet, M.‑M. Louërat, A. Greiner : “Composants analogiques déformables pour CAIRO+”, Troisième colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 25-28 (2002)
- T. Nguyen, M.‑M. Louërat, A. Greiner : “Placement Optimal d’Objets Déformables dans l’Environnement de Conception Analogique CAIRO+”, Troisième Colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 29-32 (2002)
- G. Avot, A. Greiner, M.‑M. Louërat, K. Dioury, A. Lester, A. Debreil : “Use of MutiPhase Stability Intervals to handle Crosstalk with the Timing Analyzer hiTas”, Design Automation and Test in Europe Conference (DATE'2002), Paris, France, pp. 112-116 (2002)
- A. Andriahantenaina, A. Greiner : “Micro-réseau pour systèmes intégrés : Réalisation d’un réseau SPIN à 32 ports”, Troisième Colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 71-74 (2002)
- R. Buchmann, F. Pétrot, A. Greiner : “Pilotage événementiel versus ordonnancement statique”, Troisième colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 151-154 (2002)
- B. Boutillier, L. Mortiez, A. Greiner : “Support matériel à l’exécution multi-threads pour le processeur Mips R3000 : Micro-Architecture et caractérisation”, Troisième Colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 115-118 (2002)
- V. Beaudenon, A. Greiner : “Synthèse Logique utilisant un Compilateur de Cellules Complexes”, Troisième Colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 21-24 (2002)
- H. Charlery, A. Greiner : “Systèmes intégrés : un micro-réseau d’interconnexion à commutation de paquets respectant la norme VCI”, Troisième colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 75-78 (2002)
- Ch. Alexandre, A. Greiner : “Une approche intégrée pour la Synthèse-Placement-Routage des systèmes sur puce”, Troisième Colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, pp. 33-36 (2002)
2001
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- O. Glück, A. Zerrouki, J.‑L. Desbarbieux, A. Fenyö, A. Greiner, F. Wajsbürt, C. Spasevski, F. Silva, E. Dreyfus : “Protocol and Performance Analysis of the MPC Parallel Computer”, 15^th International Parallel and Distributed Processing Symposium (IPDPS 2001), San Francisco, CA, United States, (IEEE) (2001)
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