LIP6 CNRS Sorbonne Université Tremplin Carnot Interfaces
Direct Link LIP6 » News » PhD students

TUNA Matthieu

PhD graduated
Team : ALSOC
Departure date : 01/01/2008
Supervision : Mounir BENABDENBI
Co-supervision : GREINER Alain

Auto-test logiciel des systèmes intégrés sur Puce (SoC)

Les finesses de gravure atteintes par les procédés de fabrication CMOS, permettent aujourd'hui d'intégrer un système complet sur une seule puce (System-on-Chip SoC). Le test de ces puces se révèle complexe. Alors que le coût de fabrication par transistor de ces puces ne cesse de décroître le coût du test reste stable. Afin de réduire le coût du test, des chercheurs ont proposé de réutiliser les capacités des SoCs à exécuter du logiciel embarqué à des fins d'auto-test. Cette technique, l'auto-test logiciel (Software-Based Self-Test SBST), est aujourd'hui une solution alternative viable pour le test des SoCs. L'auto-test logiciel permet de se dispenser d'un équipement de test externe coûteux et possède plusieurs avantages par rapport à l'auto-test matériel (hardware Built-In Self-Test BIST). On peut distinguer dans la littérature, sur l'auto-test logiciel des SoCs, deux aspects. Le premier aspect se focalise sur l'auto-test logiciel des processeurs. Le deuxième aspect se concentre donc sur l'auto-test logiciel des autres composants du système par le processeur embarqué. Notre contribution porte sur chacun des deux aspects. La première partie de cette thèse traite du SBST des processeurs. La littérature sur le SBST des processeurs se concentre sur les parties logiques et délaisse les composants internes de type mémoire tel que les bancs de registres et les mémoires caches. Le peu de résultats disponibles ne permet pas d'apprécier l'avantage de l'auto-test logiciel sur l'auto-test matériel de ces composants. Nous proposons le développement de programmes de test pour ces composants, programmes basés sur l'utilisation des algorithmes March. Alors que le langage d'assemblage permet un accès direct au banc de registres, les mémoires caches ne peuvent être testées que par effets de bord. Afin d'évaluer l'efficacité des programmes de test, les résultats obtenus sont comparés à ceux d'une stratégie d'auto-test matériel. La deuxième partie de cette thèse se concentre sur le SBST des systèmes sur puce contenant des processeurs. Un SoC se construit par assemblage de coeurs préconçus tels que les processeurs, les mémoires, les DSPs, ou de blocs dédiés. Afin d'en simplifier le test, le groupe IEEE 1500 a défini un "wrapper" de test à ajouter à chaque coeur. Nous proposons l'intégration dans le système d'un micro-testeur embarqué, qui teste les coeurs munis de wrapper conforme à la norme IEEE 1500. Ainsi, nous combinons les avantages du SBST, tout en gardant la compatibilité IEEE 1500. Les performances du micro-testeur sont données, en termes de volume des données de test, de temps d'application du test et de surface additionnelle. Une comparaison avec un mécanisme d'accès au test (Test Access Mechanism TAM) traditionnel piloté par un testeur externe est aussi présentée.
Defence : 06/01/2007 - 11h00 - Site Jussieu - salle 203 /bât 41
Jury members :
LANDRAUT Christian, CNRS-LIRMM-Montpellier, Rapporteur
LEVEUGLE Régis, TIMA-CMP Grenoble, Rapporteur
BOUZAIDA Laroussi, ST-MICROELETRONOCS-Crolles, Examinateur
REBAUDENGO Maurizio, Université Polytechnique du Turin, Examinateur
MEHREZ Habib, UPMC/LIP6, Examinateur
GREINER Alain, UPMC/LIP6, Examinateur
BENABDENBI Mounir, UPMC/LIP6, Examinateur

1 PhD graduated 2015

2004-2014 Publications

 Mentions légales
Site map |