LIP6 1998/005
- Thèse
Outils de vérification pour circuits VLSI AsGa MESFET par des méthodes d'abstraction fonctionnelle - P. Rémy
- 120 pages - 16/03/1998- document en - http://www.lip6.fr/lip6/reports/1998/lip6.1998.005.ps.gz - 296 Ko
- Contact : Pascal.Remy (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : Circuits intégrés sur Arséniure de Gallium, Circuits E/D MESFET DCFL, Abstraction fonctionnelle, Vérification électrique, Vérification fonctionnelle, Vérification temporelle, Reconnaissance de formes
- Directeur de la publication : Francois.Dromard (at) nulllip6.fr
Dans le cadre de cette thèse, un environnement de vérification pour la circuiterie AsGa MESFET a été développé. Il s'appuie sur une représentation en étages orientés du circuit obtenue par abstraction fonctionnelle à partir de sa représentation en transistors. La construction de cette représentation fait appel à des méthodes purement algorithmiques ainsi qu'à des méthodes basées sur la reconnaissance de formes.
Cette représentation constitue le point de départ pour les outils de vérification développés dans le cadre de la thèse. Les vérifications sont d'ordre électrique, fonctionnelle et temporelle. À la différence de la circuiterie CMOS, la circuiterie AsGa MESFET est très sensible aux erreurs de dimensionnement des transistors qui peuvent compromettre la fonctionnalité. L'outil pour la vérification électrique signale automatiquement les violations de règles électriques parmi un ensemble préétabli. Il est paramétrable et évolutif. L'outil pour la vérification fonctionnelle fournit le modèle VHDL à partir de la net-list en transistors extraite du dessin des masques. Enfin, l'outil pour la vérification temporelle définit des modèles temporels pour chaque étage orienté. Le chemin critique et les temps de propagation du circuit sont obtenus à partir de ces modèles.
Cet environnement a été à la base de la validation des circuits AsGa MESFET conçus au laboratoire MASI au cours de ces dernières années. Les expériences réalisées sur des circuits de taille variable démontrent la complexité linéaire des algorithmes mis en oeuvre. Le bilan montre que la méthode proposée permet de traiter des circuits variés et de complexité significative.
Cette représentation constitue le point de départ pour les outils de vérification développés dans le cadre de la thèse. Les vérifications sont d'ordre électrique, fonctionnelle et temporelle. À la différence de la circuiterie CMOS, la circuiterie AsGa MESFET est très sensible aux erreurs de dimensionnement des transistors qui peuvent compromettre la fonctionnalité. L'outil pour la vérification électrique signale automatiquement les violations de règles électriques parmi un ensemble préétabli. Il est paramétrable et évolutif. L'outil pour la vérification fonctionnelle fournit le modèle VHDL à partir de la net-list en transistors extraite du dessin des masques. Enfin, l'outil pour la vérification temporelle définit des modèles temporels pour chaque étage orienté. Le chemin critique et les temps de propagation du circuit sont obtenus à partir de ces modèles.
Cet environnement a été à la base de la validation des circuits AsGa MESFET conçus au laboratoire MASI au cours de ces dernières années. Les expériences réalisées sur des circuits de taille variable démontrent la complexité linéaire des algorithmes mis en oeuvre. Le bilan montre que la méthode proposée permet de traiter des circuits variés et de complexité significative.