LIP6 2004/003

• Thèse
  Méthodes de réduction de réseaux RC appliquées aux outils de vérification de circuits submicroniques
• P. Renault
• 137 pages - 22/12/2003- document en - http://www.lip6.fr/lip6/reports/2004/lip6.2004.003.pdf - 1,529 Ko
• Contact : patricia.renault (at) nulllip6.fr
• Ancien Thème : ASIM
Une étape importante du flot de conception des systèmes intégrés numériques VLSI est la phase de vérification après placement-routage. Cette vérification s'effectue sur une netlist extraite du dessin des masques de fabrication. Ce fichier contient la description de l'ensemble des éléments actifs du circuit mais aussi des éléments parasites tels que les résistances et capacités d'interconnexion. Pour fournir une estimation réaliste, un outil de vérification pour les technologies fortement submicroniques tel qu'un outil d'évaluation de bruit de diaphonie ou un outil d'analyse temporelle doit prendre en compte ces éléments parasites. Or, le volume de données nécessaires à la représentation de ces éléments et la complexité des phénomènes mis en jeu ne permettent pas l'intégration directe de ces éléments dans les algorithmes de vérification. La modélisation de ces phénomènes nécessite donc une simplification des réseaux de résistances et de capacités qui caractérisent les interconnexions. La méthode que nous proposons est composée de deux phases. L'étape d'analyse permet d'obtenir l'expression de la tension des noeuds de sorties d'un réseau de résistances et de capacités en fonctions des noeuds d'entrées. Ensuite, lors de l'étape de réduction nous proposons un modèle réduit qui représente une approximation satisfaisante du réseau tout en conservant la possibilité de s'intégrer aux algorithmes de vérification. Deux méthodes d'analyse sont présentées. La première, dite directe, utilise une représentation du circuit dans le domaine temporel tandis que la seconde, dite indirecte, représente le circuit dans le domaine fréquentiel. Toutefois, ces deux méthodes passent par la résolution de matrices et la recherche des racines d'un polynôme. Nous proposons également une technique originale pour cette recherche. L'étape de réduction modélise les réseaux par un schéma réduit dont les paramètres sont déterminés à partir de l'expression des n_oe uds de sortie. Un prototype logiciel utilisant les principes décrits dans cette thèse a été développé. Ce logiciel montre la précision du modèle choisi ainsi que le temps d'exécution nécessaire à l'analyse et à la réduction.
• Mots clés : Outils de vérification VLSI, modélisation, réduction, résistances-capacités parasites, bruit de diaphonie.
• Directeur de la publication : Francois.Dromard (at) nulllip6.fr