LIP6 1999/026
- Thèse
Analyse sémantique de descriptions VHDL synchrones en vue de la synthèse - L. Jacomme
- 255 pages - 29/10/1999- document en - http://www.lip6.fr/lip6/reports/1999/lip6.1999.026.ps.gz - 625 Ko
- Contact : Ludovic.Jacomme (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : Langage de description de matériel, VHDL, compilation, analyse sémantique, synthèse
- Directeur de la publication : Francois.Dromard (at) nulllip6.fr
Le langage de description de matériel VHDL a été initialement défini pour être utilisé dans le cadre de la simulation. Il s'est imposé depuis plus de dix ans comme un standard incontournable pour la spécification comportementale des circuits numériques. Il a cependant rapidement été détourné de sa destination première pour être utilisé comme langage d'entrée de la synthèse au niveau transfert entre registres. La synthèse à partir d'une description VHDL est un véritable problème car ce langage possède une très forte sémantique de simulation. Aussi, afin d'éviter de prendre en compte cette sémantique complexe lors de la phase d'analyse de la compilation, tous les outils de synthèse imposent l'utilisation de motifs syntaxiques particuliers pour identifier facilement les éléments matériels qui sont modélisés dans une description VHDL. Outre le fait que ces motifs limitent fortement le style de description et restreignent la puissance de VHDL, ils remettent gravement en cause la portabilité du langage car ils diffèrent d'un outil de synthèse à l'autre. Dans cette thèse nous proposons une méthode d'analyse diamétralement opposée. Elle s'appuie exclusivement sur la sémantique de simulation du langage pour identifier avec précision tous les éléments matériels nécessaire à l'implantation d'une description VHDL. Un prototype logiciel s'appuyant sur cette méthode d'analyse sémantique a été implanté. Il nous a permis de montrer sur une centaines d'exemples l'efficacité de notre méthode autant d'un point de vue qualitatif que quantitatif.