LIP6 1997/024

• Thèse
  Etude d'un circuit de sérialisation a 3 Gbits/s en technologie BiCMOS
• P. Couteaux
• 110 pages - 15/10/1997- document en - http://www.lip6.fr/lip6/reports/1997/lip6.1997.024.ps.gz - 6,039 Ko
• Contact : Pascal.Couteaux (at) nullst.com
• Ancien Thème : ASIM
Les vitesses de fonctionnement des microprocesseurs actuels sont telles qu'elles imposent des débits de transfert de données de plus en plus éleves. Pour résoudre ce probleme de transfert de données, la liaison série trouve de plus en plus d'adeptes. Sur de longues distances, elles permettent, en effet, des débits plus éleves que les liaisons parallèles. Aujourd'hui, les liaisons les plus rapides du marche, réalisees en technologie CMOS, Asga ou bipolaire possèdent des débits de transmission autour du giga bits par seconde. Cette thèse s'inscrit dans la continuité des travaux réalises par l'équipe de Roland Marbot, au sein de l'entreprise BULL S.A, concernant les macro-cellules liaisons séries hauts débits et faible consommation. Les débits atteints par la macro-cellule HSL, de BULL, en technologie BiCMOS 0.5 micron restent limites au voisinnage du giga bits par seconde. L'objectif de cette thèse est de démontrer que l'on peut repousser ces limites au-delà des 2.5 Giga bits par seconde en portant ces concepts dans une technologie BiCMOS 0.5 micron. Ce document décrit principalement les nouveaux circuit CML introduits dans les concepts de sérialisation. Il présente également les résultats sur le circuit fabriqué permettant de respecter les critères de qualité de la norme Fibre Channel jusqu'a 2.6 Gbits/s.
• Mots clés : Liaison série, Boucle à verrouillage de delai, BiCMOS
• Directeur de la publication : Francois.Dromard (at) nulllip6.fr