Une nouvelle méthode de simulation par évaluation directe desexpressions logiques représentées par des graphes :application à des circuits modélisés par un sous-ensembledu langage VHDL.

Publications 1997

• 1997
  • H. Vuong : “Une nouvelle méthode de simulation par évaluation directe desexpressions logiques représentées par des graphes :application à des circuits modélisés par un sous-ensembledu langage VHDL.”, soutenance de thèse, soutenance 09/12/1997, direction de recherche Bazargan sabet, Pirouz (1997)