Une nouvelle méthode de simulation par évaluation directe desexpressions logiques représentées par des graphes :application à des circuits modélisés par un sous-ensembledu langage VHDL.

1997 Publications

• 1997
  • H. Vuong : “Une nouvelle méthode de simulation par évaluation directe desexpressions logiques représentées par des graphes :application à des circuits modélisés par un sous-ensembledu langage VHDL.”, thesis, phd defence 12/09/1997, supervision Bazargan sabet, Pirouz (1997)