SoC
Conception d'algorithmes parallèles d'étiquetage et d'analyse en composantes connexes
20/05/2016
Intervenant(s) : Lionel LACASSAGNE (UPMC, LIP6)
Les algorithmes d'étiquetage en composantes connexes sont présents dans de nombreuses chaines de traitement comme reconnaissance de caractères (OCR), l'imagerie médicale 3D ou la vidéosurveillance.
Si leur version séquentielle a donné lieu à de nombreuses publications, leur parallélisation, que ce soit sur processeurs multi-coeurs, DSP, FPGA ou GPU a été beaucoup moins publiée et pose de nombreux problèmes liés à la nature intrinsèque de ces algorithmes.
Dans une première partie, ce séminaire présentera les différents algorithmes séquentiels existants et un benchmark de leur performance mettra en évidence leurs points forts et leurs points faibles.
Puis, dans une seconde partie, la parallélisation de ces algorithmes pour des processeurs généralistes multicoeurs sera présentée ainsi qu’un benchmark montrant l’impact des points forts et des points faibles sur l’efficacité de leur parallélisation.
Cette présentation finira par un état des lieux des travaux en cours sur GPU et FPGA et donnera quelques pistes pour les many-cores.
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Lionel.Lacassagne (at)
nulllip6.fr
