Étude et spécification d'un coeur de processeur de traitement du signal configurable pour systèmes embarqués spécialisés

Y. Bajot

LIP6 2002/003: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
231 pages - Novembre/November 2001 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Étude et spécification d'un coeur de processeur de traitement du signal configurable pour systèmes embarqués spécialisés
Titre anglais : Study and specification of a configurable DSP core for embedded systems

Résumé : Le travail effectué dans cette thèse concerne l'étude et la spécification d'un modèle de coeur de processeur configurable pour systèmes embarqués, et la définition d'une méthodologie de conception associée permettant la réalisation accélérée de processeurs DSP spécialisés. Nous débutons par une étude détaillée des différents processeurs DSP existants, généraux puis spécialisés. Cette étude nous amène à proposer un modèle de processeur reposant sur une architecture configurable de type VLIW, qui permet à la fois de faire varier le nombre de ressources matérielles générales et d'intégrer des unités matérielles spécialisées destinées à accélérer certains algorithmes critiques. Le contrôle du processeur est assuré par un jeu d'instructions générique autorisant un degré de parallélisme variable et pouvant être spécialisé par l'ajout d'instructions utilisateur. La méthodologie de conception associée est constituée de deux phases. La première phase d'exploration de l'espace de configuration vise à déterminer la meilleure configuration pour le processeur, en fonction des caractéristiques de l'application cible. Nous présentons le simulateur de jeu d'instructions et le compilateur reciblable nécessaires à l'implémentation de cette phase. Pour la deuxième phase de réalisation matérielle, nous proposons une méthode basée sur l'emploi de générateurs de macroblocs paramétrables et portables. Nous mettons en oeuvre cette méthodologie pour converger vers un processeur DSP spécialisé implémentant les fonctions bas-niveau du protocole GSM. L'analyse des résultats en termes de performance et de complexité matérielle montre clairement l'intérêt d'un modèle de processeur configurable, qui permet d'obtenir des processeurs dont le facteur performance/coût est meilleur que ceux des processeurs DSP généraux.

Abstract : The work presented here deals with the study and specification of a configurable DSP core model intended to be used in embedded systems. It also includes the definition of an associated design methodology which aims to speed up the design process of specialized DSP processors. We first present a detailed study of existing general/ specialized DSP processors. This study lead us to propose a DSP processor model based on a configurable VLIW architecture. It allows the user to adjust the number of general hardware resources and to include specialized custom units to improve performance of some critical applications. The control of the processor is managed by a generic, customizable, and variable length instruction-set. The design methodology include two phases. The first phase is called the design space exploration phase and consists to determine the best configuration for the processor model with regard to the application constraints. We present the instruction-set simulator and retargetable compiler used in this phase. The second phase deals with the hardware synthesis of the final configured processor. We propose an implementation method based on portable and parametrizable macroblocks generators. We apply the methodology to design a specialized DSP processor able to efficiently implement the GSM baseband functions. The analysis of the results in terms of performance and hardware cost clearly demonstrates the interest of a configurable processor model, which allows to obtain processors with best performance/cost ratio than those of general DSP processors.

Mots-clés : Processeur DSP, modèle configurable, architecture VLIW, jeu d'instructions générique, exploration d'architecture, compilateur reciblable, simulateur de jeu d'instructions ,codeur EFR, algorithme de Viterbi, générateur paramétrable

Key-words : DSP processor, configurable model, VLIW architecture, generic instruction-set, design space exploration, retargetable compiler, instruction-set simulator, EFR vocoder, Viterbi algorithm, parameterizable macroblocks generator

Publications internes LIP6 2002 / LIP6 research reports 2002

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