Analyse temporelle hiérarchique des circuits VLSI à très haute densité d'intégration

K. Dioury

LIP6 1998/042: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
194 pages - Octobre/October 1998 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Analyse temporelle hiérarchique des circuits VLSI à très haute densité d'intégration
Titre anglais : Hierarchical timing analysis for VLSI circuits of extremely high integration density

Résumé : L'analyse temporelle s'inscrit dans la phase de vérification d'un circuit VLSI numérique. Avec l'avènement des technologies fortement submicroniques,l'analyse temporelle statique s'impose comme la seule méthode possible pour la vérification temporelle de circuits pouvant atteindre aujourd'hui plusieurs dizaines de millions de transistors. Néanmoins, cette méthode génère des volumes de données trop importants. Pour pallier ce problème, nous avons défini une méthode fondée sur le découpage hiérarchique de la phase de conception, afin de représenter les temps de propagation dans un circuit, grâce à une vue temporelle hiérarchique multi-niveaux. Les temps de propagations dus aux portes et aux réseaux RC sont représentés par un graphe de causalité dont les sommets sont les événements sur les signaux, et les arcs les temps de propagation entre deux événements sur deux signaux. Chaque instance de l'arbre hiérarchique est représentée par une figure temporelle contenant l'information relative au graphe de causalité qui ne peut être décrite dans les figures temporelles associées aux sous-blocs instanciés par chacune de ces instances. Une méthode de parcours du graphe de causalité a été définie afin de limiter la recherche des chemins entre les registres et les connecteurs à une petite partie du graphe. L'approche intègre également un nouveau concept dans l'analyse temporelle, la factorisation des chemins critiques. Cela permet, par la résolution du problème de la croissance quadratique du nombre de ces chemins, d'accélérer la recherche de chemins critiques dans le graphe de causalité ainsi réduit. La vue temporelle multi-niveaux que nous avons définie a permis de concevoir l'outil d'analyse temporelle hiérarchique HITAS ainsi que l'outil interactif de visualisation des chemins XTAS. L'expérimentation de ces outils a montré que notre approche permet de traiter des circuits à très haute densité d'intégration.

Abstract : Timing analysis is an important step in the verification of digital VLSI circuits. With the advent of deep submicronic technologies, static timing analysis has revealed itself as the only feasible method for the timing verification of circuits, which can nowadays reach up to several million transistors. Nevertheless, this method can generate an excessively large amount of data. To alleviate this problem, we have defined a method based on the hierarchical partitioning of the design phase. The propagation times within a circuit are represented using a multi-level hierarchical timing view. Propagation times of gates and RC networks are represented by a causality graph in which the nodes correspond to events on the signals, and the arcs correspond to the propagation times between two events on two signals. Each instance of the hierarchical tree is represented by a timing figure containing information relative to the causality graph which cannot be described in the timing figures associated with each sub-block instantiated by each of these instances. A method for the traversal of the causality graph has been defined, which limits the search for paths between connectors and registers to a small part of the graph. The approach also adopts a novel concept in timing analysis, that of critical path factorisation. This concept allows, thanks to its solution of the problem of quadratic growth in the number of paths, acceleration of the critical path search in a subsequently reduced causality graph. The multi-level timing view, which we have defined, has allowed us to produce the hierarchical timing analysis tool HITAS as well as the interactive path browser XTAS. Experimentation with these tools has shown that our approach can deal with circuits of extremely high integration density.

Mots-clés : Analyse temporelle, Vérification hiérarchique, Réduction de graphe

Key-words : Timing analysis, Hierarchical verification, Graph reduction

Publications internes LIP6 1998 / LIP6 research reports 1998

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