LIP6 1998/042
- Thèse
Analyse temporelle hiérarchique des circuits VLSI à très haute densité d'intégration - K. Dioury
- 194 pages - 26/10/1998- document en - http://www.lip6.fr/lip6/reports/1998/lip6.1998.042.ps.gz - 323 Ko
- Contact : Karim.Dioury (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : Analyse temporelle, Vérification hiérarchique, Réduction de graphe
- Directeur de la publication : Francois.Dromard (at) nullasim.lip6.fr
L'analyse temporelle s'inscrit dans la phase de vérification d'un circuit VLSI numérique. Avec l'avènement des technologies fortement submicroniques,l'analyse temporelle statique s'impose comme la seule méthode possible pour la vérification temporelle de circuits pouvant atteindre aujourd'hui plusieurs dizaines de millions de transistors. Néanmoins, cette méthode génère des volumes de données trop importants. Pour pallier ce problème, nous avons défini une méthode fondée sur le découpage hiérarchique de la phase de conception, afin de représenter les temps de propagation dans un circuit, grâce à une vue temporelle hiérarchique multi-niveaux. Les temps de propagations dus aux portes et aux réseaux RC sont représentés par un graphe de causalité dont les sommets sont les événements sur les signaux, et les arcs les temps de propagation entre deux événements sur deux signaux. Chaque instance de l'arbre hiérarchique est représentée par une figure temporelle contenant l'information relative au graphe de causalité qui ne peut être décrite dans les figures temporelles associées aux sous-blocs instanciés par chacune de ces instances. Une méthode de parcours du graphe de causalité a été définie afin de limiter la recherche des chemins entre les registres et les connecteurs à une petite partie du graphe. L'approche intègre également un nouveau concept dans l'analyse temporelle, la factorisation des chemins critiques. Cela permet, par la résolution du problème de la croissance quadratique du nombre de ces chemins, d'accélérer la recherche de chemins critiques dans le graphe de causalité ainsi réduit. La vue temporelle multi-niveaux que nous avons définie a permis de concevoir l'outil d'analyse temporelle hiérarchique HITAS ainsi que l'outil interactif de visualisation des chemins XTAS. L'expérimentation de ces outils a montré que notre approche permet de traiter des circuits à très haute densité d'intégration.