Direction de recherche : Habib MEHREZ

Outils de placement et de routage pour des architectures FPGA sécurisées contre les attaques DPA

De nos jours, la grande majorité des traitements de données est devenue numérique, faisant croître le besoin de la sécurité et par la suite de l'emploi de la cryptographie. Les algorithmes cryptographiques ont été traditionnellement étudiés pour résister aux attaques mathématiques. Cependant, lorsque ces algorithmes sont mis en oeuvre sur des systèmes intégrés, ces derniers deviennent de potentielles cibles d'attaques. L'une des plus redoutables attaques réalise une analyse différentielle de la consommation de courant du circuit pour retrouver des paramètres secrets. Face à cette menace, les logiques différentielles à précharge telles que la technique WDDL sont des contre mesures très prometteuses. Elles permettent de rendre l'activité du circuit indépendante des données. Néanmoins, pour que cette approche soit efficace, il faut que le routage des signaux différentiels du circuit soit équilibré. Cette thèse s'intéresse au problème d'équilibre des signaux duaux d'un circuit implémenté en logique WDDL sur des architectures FPGA. Dans un premier temps, nous nous intéressons à une architecture FPGA hiérarchique basée sur une structure en arbre quaternaire, appelée MFPGA. Nous proposons des méthodes de partitionnement et de placement des cellules logiques, qui tendent à rendre leurs connexions symétriques, et réduisent donc leurs déséquilibres. Ensuite, nous proposons un algorithme de routage Timing-Balance-Driven, dont le but est d'équilibrer le routage des signaux duaux en termes de temps de propagation. En se basant sur le modèle de délai d'Elmore, les résultats montrent que nos outils de placement et de routage guidés permettent d'améliorer l'équilibre en délai de 93%. Dans un deuxième temps, nous montrons comment adapter les précédentes techniques dans le cas d'architectures matricielles. Dans le cas d'une architecture matricielle simple, nous obtenons une amélioration du déséquilibre en délai de 90%. Ensuite, nous proposons une approche de routage différentiel pour une architecture matricielle à base de clusters. Ce routage permet d'obtenir de meilleurs résultats, mais il présente l'inconvénient de dépendre des caractéristiques de l'architecture FPGA. Dans un troisième temps, nous proposons un nouvel algorithme de routage Timing-Balance-Driven indépendant de l'architecture, et nous montrons son efficacité dans l'architecture MFPGA ainsi que dans l'architecture matricielle. Nous remarquons que le déséquilibre restant dans l'architecture MFPGA est dû au déséquilibre entre les longueurs des segments de routage. Par la suite, nous ciblons une nouvelle architecture hiérarchique, appelée Mesh of Tree, qui permet de réduire ce déséquilibre lié à l'architecture. Nous montrons que l'architecture Mesh of Tree peut donner un meilleur équilibre des signaux duaux que l'architecture MFPGA, en ajoutant une contrainte à l'algorithme de routage liée aux caractéristiques de la nouvelle architecture.

Publications 2008-2016