Direction de recherche : Haralampos STRATIGOPOULOS

Tolérance aux Fautes dans les Implémentation Matérielle des Réseaus de Neurones à Impulsions

L'intelligence artificielle (IA) et les algorithmes d'apprentissage automatique sont au sommet du marché de la technologie de nos jours. Dans ce contexte, les accélérateurs matériels d'IA devraient jouer un rôle de plus en plus primordial pour de nombreuses applications, surtout ceux ayant une mission critique et un haut niveau de sécurité. Cela nécessite d'évaluer leur fiabilité et de développer des techniques peu coûteuses de tolérance aux fautes; un problème qui reste largement inexploré pour les puces neuromorphiques et les réseaux de neurones impulsionnels (Spiking Neural Networks, SNNs).
Il est souvent présumé que la fiabilité et la résilience aux erreurs dans les Réseaux de Neurones Artificiels (ANN) sont intrinsèquement obtenues grâce au parallélisme, à la redondance structurelle et à la ressemblance avec les réseaux de neurones biologiques. Cependant, des travaux antérieurs dans la littérature ont révélé le non-fondement de cette hypothèse et ont exposé la vulnérabilité des ANN aux fautes.
Dans cette thèse, nous abordons le sujet de test et de la tolérance aux fautes pour les SNNs matériels. Nous abordons tout d’abord la question du test de post-fabrication des réseaux de neurones matériels et de leur autotest orienté sur le comportement. Puis, nous nous dirigeons vers une solution globale pour l'accélération des tests et l'analyse de la résilience des SNN contre les défauts au niveau matériel. Après ça, nous proposons une stratégie de tolérance aux fautes des neurones pour les SNNs qui a été optimisée afin de minimiser les surcoûts en surface et puissance du circuit. Enfin, nous présentons une étude de cas matériel qui serait utilisée comme plateforme pour démontrer les expériences d'injection de fautes et les capacités de tolérance aux fautes.

Publications 2019-2023