Direction de recherche : Alain GREINER

Co-encadrement : WAJSBÜRT Franck

Protocoles scalables de cohérence des caches pour processeurs manycore à espace d'adressage partagé visant la basse consommation

L'architecture TSAR (Tera-Scale ARchitecture) développée conjointement par BULL, le LIP6 et le CEA-LETI est une architecture Manycore CC-NUMA extensible jusqu'à 1024 cœurs. Le protocole de cohérence de cache DHCCP dans l'architecture TSAR repose sur le principe du répertoire global distribué en utilisant la stratégie d'écriture immédiate afin de passer à l'échelle, mais cette scalabilité a un coût énergétique important que nous cherchons à réduire. Actuellement, les plus grandes entreprises dans le domaine des semi-conducteurs, comme Intel ou AMD, utilisent les protocoles MESI ou MOESI dans leurs processeurs multicoeurs. Ces types de protocoles utilisent la stratégie d'écriture différée pour réduire la consommation énergétique due aux écritures. Mais la complexité d'implémentation et la forte augmentation de ce trafic de cohérence, quand le nombre de processeurs augmente, limitent le passage à l'échelle de ces protocoles au-delà de quelques dizaines de cœurs.
Dans cette thèse, nous proposons un nouveau protocole de cohérence de cache utilisant une méthode hybride pour traiter les écritures dans le cache L1 privé : pour les lignes non partagées, le contrôleur de cache L1 utilise la stratégie d'écriture différée, de façon à modifier les lignes localement. Pour les lignes partagées, le contrôleur de cache L1 utilise la stratégie d'écriture immédiate pour éviter l'état de propriété exclusive sur ces lignes partagées. Cette méthode, appelée RWT pour Released Write Through, passe non seulement à l'échelle, mais réduit aussi significativement la consommation énergétique liée aux écritures.
Nous avons aussi optimisé la gestion de la cohérence des TLBs dans l'architecture TSAR, en termes de performance et de consommation énergétique.
Enfin, nous introduisons dans cette thèse un niveau de cache, appelé Micro-Cache, entre le cœur et le cache L1, afin de réduire le nombre d'accès au cache d'instructions et donc la consommation énergétique sans aucun impact sur les performances.

Publications 2015-2017

• 2017
  • H. Liu, Quentin L. Meunier, A. Greiner : “Decoupling Translation Lookaside Buffer Coherence from Cache Coherence”, IEEE Computer Society Annual Symposium on VLSI (ISVLSI 2017), Bochum, Germany, pp. 92-97, (IEEE) (2017)
• 2016
  • H. Liu : “Protocoles scalables de cohérence des caches pour processeurs manycore à espace d’adressage partagé visant la basse consommation”, thèse, soutenance 27/01/2016, direction de recherche Greiner, Alain, co-encadrement : Wajsbürt, Franck (2016)
• 2015
  • H. Liu, C. Dévigne, L. Garcia, Quentin L. Meunier, F. Wajsbürt, A. Greiner : “RWT: Suppressing Write-Through Cost When Coherence is Not Needed”, Proceedings of the 2015 IEEE Computer Society Annual Symposium on VLSI, Montpellier, France, pp. 434-439, (IEEE) (2015)