SHAN Chuan

Docteur
Équipe : CIAN
Date de départ : 30/11/2014
https://lip6.fr/Chuan.Shan

Direction de recherche : François ANCEAU

Co-encadrement : GALAYKO Dimitri

Génération d'horloge distribuée pour Systèmes sur Puce

Cette thèse aborde le problème de la synchronisation globale dans un grand système sur puce (SoC). Il est centré sur l'étude d'une technique alternative de la distribution d'horloge classique et d'une communication asynchrone. Il permet la mise en œuvre du circuit synchrone très fiable.
Mon projet de thèse vise à étudier et mettre en œuvre un vaste réseau (10x10) de boucle à phase asservie tout numérique (ADPLL), contenant 100 nœuds générant une horloge pour chaque circuit numérique local. Cette architecture a été modélisée à différents niveaux d'abstraction (Matlab, VHDL, FPGA). Un circuit intégré générant les horloges dans la gamme de 903-1161 MHz a été réalisé en technologie CMOS 65 nm. Il met en évidence une erreur de phase maximale de moins de 40 ps entre deux horloges dans toutes les zones voisines.
Afin de valider les performances de synchronisation, nous avons conçu un circuit pour mesurer l'erreur d'horloge sur puce. Ce circuit a un faible taux de la lecture hors puce (quelques MHz) et une résolution élevée (+ -2 ps).

Soutenance : 14/11/2014

Membres du jury :

GIRARD Patrick, CNRS - LIRMM, univ. Montpellier-II [rapporteur]
FESQUET Laurent, TIMA, Grenoble INP [rapporteur]
BERRY Gérard, Collège de France
ETIEMBLE Daniel, (LRI, Univ. Paris-Sud
GREINER Alain, LIP6, univ. UPMC-Sorbonne
ANCEAU François, LIP6, Univ. UPMC-Sorbonne
GALAYKO Dimitri, LIP6, Univ. UPMC-Sorbonne

Date de départ : 30/11/2014

Publications 2011-2019

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