Direction de recherche : Alain GREINER

Co-encadrement : MIRO-PANADES Ivan

Architecture adaptative de mémoire cache exploitant les techniques d'empilement tridimensionnel dans le contexte des multiprocesseurs intégrés sur puce

La parallélisation des architectures de processeur a entraîné un besoin toujours accru en bande passante vers la mémoire principale. Les processeurs multicoeurs demandent une telle quantité de mémoire cache qu’il devient difficile d’intégrer autant de mémoire aux côtés des processeurs. L’émergence des technologies d’empilement tridimensionnel rend possible l’empilement de mémoire au-dessus des processeurs.
Dans cette thèse, nous proposons une architecture de cache 3D pour manycore exploitant les techniques d’empilement tridimensionnel pour dépasser les limitations des architectures existantes. Cette architecture se compose d’un maillage régulier de tuiles de cache interconnectées par des réseaux intégrés sur puce 3D et forme un cache non uniforme distribué. Ce cache 3D est réutilisable dans un grand nombre de contextes, afin d’en diminuer le coût de revient, et s’adapte également aux besoins de l’application s’exécutant sur l’architecture de calcul en modulant la quantité de cache allouée aux segments de mémoire. Enfin ce cache 3D est tolérant aux fautes permanentes.
Nous avons évalué l’efficacité des mécanismes adaptatifs implantés dans l’architecture et montré que ces mécanismes permettent à l’architecture d’améliorer sa versatilité. Nous avons également comparé notre architecture au standard Wide IO démontrant de meilleures performances brutes de notre architecture alliées à une meilleure efficacité énergétique. Enfin, nous avons réalisé l’implémentation matérielle du cache 3D dans un procédé de fabrication CMOS 28 nm. Cette implémentation matérielle s’arrête au dessin des masques et nous a permis de valider les propriétés de l'architecture.

Publications 2012-2021

• 2021
  • P. VIVET, E. Guthmuller, Y. Thonnart, G. Pillonnet, C. Fuguet, I. Miro‑Panades, G. Moritz, J. Durupt, Ch. Bernard, D. Varreau, J. Pontes, S. Thuries, D. Coriat, M. Harrand, D. Dutoit, D. Lattard, L. Arnaud, J. Charbonnier, P. Coudrain, A. Garnier, F. Berger, A. Gueugnot, A. Greiner, Q. Meunier, A. Farcy, A. Arriordaz, S. Chéramy, F. Clermidy : “IntAct: A 96-Core Processor With Six Chiplets 3D-Stacked on an Active Interposer With Distributed Interconnects and Integrated Power Management”, IEEE Journal of Solid-State Circuits, vol. 56 (1), pp. 79-97, (Institute of Electrical and Electronics Engineers) (2021)
• 2020
  • P. VIVET, E. Guthmuller, Y. Thonnart, G. Pillonnet, G. Moritz, I. Miro‑Panades, C. Fuguet, J. Durupt, Ch. Bernard, D. Varreau, J. Pontes, S. Thuries, D. Coriat, M. Harrand, D. Dutoit, D. Lattard, L. Arnaud, J. Charbonnier, P. Coudrain, A. Garnier, F. Berger, A. Gueugnot, A. Greiner, Quentin L. Meunier, A. Farcy, A. Arriordaz, S. Chéramy, F. Clermidy : “A 220GOPS 96-Core Processor with 6 Chiplets 3D-Stacked on an Active Interposer Offering 0.6ns/mm Latency, 3Tb/s/mm 2 Inter-Chiplet Interconnects and 156mW/mm 2 @ 82%-Peak-Efficiency DC-DC Converters”, 2020 IEEE International Solid- State Circuits Conference - (ISSCC), San Francisco, United States, pp. 46-48, (IEEE) (2020)
• 2018
  • E. Guthmuller, C. Fuguet, P. Vivet, C. Bernard, I. Miro‑Panades, J. Durupt, E. Beigne, D. Lattard, S. Cheramy, A. Greiner, Quentin L. Meunier, P. Bazargan Sabet : “A 29 Gops/Watt 3D-Ready 16-Core Computing Fabric with Scalable Cache Coherent Architecture Using Distributed L2 and Adaptive L3 Caches”, ESSCIRC 2018 - IEEE 44^th European Solid State Circuits Conference (ESSCIRC), Dresden, Germany, pp. 318-321, (IEEE) (2018)
• 2013
  • E. Guthmuller : “Architecture adaptative de mémoire cache exploitant les techniques d’empilement tridimensionnel dans le contexte des multiprocesseurs intégrés sur puce”, thèse, soutenance 11/04/2013, direction de recherche Greiner, Alain, co-encadrement : Miro-panades, Ivan (2013)
• 2012
  • E. Guthmuller, I. Miro‑Panades, A. Greiner : “Adaptive Stackable 3D Cache Architecture for Manycores”, VLSI (ISVLSI), 2012 IEEE Computer Society Annual Symposium on, Amherst, MA, United States, pp. 39-44 (2012)